RADIONICE primijenjenih znanja i vještina (Rpzv)

Rpzv - Uvod u VHDL

DODAJ U PRIJAVU ...

FPGA/CPLD integrirani sklopovi u kombinaciji s jezicima za opisivanjem sklopovlja (HDL) omogućavaju znatno lakši razvoj i testiranje složenih digitalnih sklopova. S istim se uklanja potreba za razvojem digitalnih sklopova na eksperimentalnoj pločici.

Naputak za nastavnike.pdfUvod u VHDL - Prezentacija.pdfUvod u VHDL - Upute za programiranje.pdfUvod u VHDL - Zadaci.pdf

Trajanje u školskim satima:

4

Maksimalni broj polaznika:

22

Primijenjeni nastavni oblik:

Kombinacija demonstracijskog eksperimenta i grupnog rada

Primjerenost vježbi:

40 % za škole s gimnazijskim programom

80 % za strukovne škole

80 % za tehničke strukovne škole

20 % za završne razrede osnovnih škola